此核实现了AXI4协议数据转换为AXI-stream协议数据，完成了数据格式转换，便于后端开发。通过修改实现了数据的完美读写。

amba总线协议，axi部分，用于嵌入式开发，芯片开发和总线说明，axi用于点对点总线互联，支持乱序，命令数据分开，能够有效提高总线效率，但是连线资源过于复杂，对芯片布线带来较多困难，需要精心设计总线拓扑结构。

Verilog AXI流组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 AXI Stream总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括带有智能总线协同仿真端点的完整MyHDL测试平台。 文献资料 仲裁模块 通用可参数化仲裁器。 支持优先级和循环仲裁。 支持阻塞，直到请求释放或确认。 axis_adapter模块 axis_adapter模块桥接不同宽度的AXI流总线。 该模块是可参数化的，但是有某些限制。 首先，总线字的宽度必须相同（例如，一个8位通道和8个8位通道，但不能一个16位通道和一个32位通道）。 其次，总线宽度必须以整数倍相关（例如2个字和6个字，但不是4个字和6个字）。 必要时将在更宽的总线侧插入等待状态。 axis_arb_mux模块 具有参数设置的数据宽度和端口数的帧感知AXI流仲裁多路复用器。 支持优先级和循环仲裁。

1_IHI0022D_amba_axi_protocol_spec已阅.pdf

最近在做SOC的项目，分享一下AMBA3.0协议，希望和大家一起学习，也赚点积分。。文件里面有AXI,APB,AHB-Lite protocol，对于刚学习SOC的童鞋有一定帮助

AXI总线系列博客专属源码和验证工程，博客地址如下： https://blog.csdn.net/qq_33486907/article/details/88289714

翻译了ARM公司推出的最新片内总线协议，AMBA3.0

、AXI 简介： AXI （Advanced eXtensible Interface）是一种总线协议，该协议是 ARM 公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0 协议中 最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控 制和数据相位是分离的， 支持不对齐的数据传输， 同时在突发传输中， 只需要首 地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问， 并更加容易 就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有 的AMBA 标准内容，满足超高性能和复杂的片上系统（ SoC）设计的需求。

AXI4-Stream 协议

用Vivado IPI搭建的Zynq-7000 PS到PL通信过程，使用了AXI-HP接口，利用AXI-DMA IP实现直接读写DDR的过程，软件可以配置传输尺寸，并实现Cache一致性协议。