搜索【FPGA、Verilog】的结果

9600波特率串口发送Verilog原码

9600波特率串口发送Verilog原码输入为50MHz时钟，复位(低有效)，1字节数据din,字节有效指示信号din_vld，输出为串口单bit输出信号dout

2022-03-25 19:11:20 2KB 9600波特率 串口发送 FPGA Verilog

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FPGA 基于cordic实现的sin和cos算法

在FPGA上实现三角函数计算，基于verilog语言，基于cordic算法，可实现16位sin和cos计算输出，计算结果需要16个时钟周期，可实现流水线输出

2022-03-24 22:54:08 1KB fpga verilog 三角函数

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[FPGA][Verilog][SPI]简单的读写SPI接口EEPROM-93C46程序

2022-03-12 22:04:50 195KB FPGA SPI

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51黑论坛_Verilog HDL硬件描述语言.pdf

都是心血整理，简单易懂！容易入门快速开发！包含代码示例、讲解、基础学习以及其他HDL硬件语言描述例程，是入门学习必备！

2022-03-09 16:28:31 1.11MB FPGA Verilog

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verilog数字系统设计-rtl综合测试平台与验证

verilog数字系统设计-rtl综合测试平台与验证书中的源代码希望对大家有帮助

2022-03-07 16:30:43 464KB fpga verilog

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[FPGA][Verilog]红外驱动源代码

基于正点原子开拓者FPGA开发平台的红外驱动源码，红外NEC编码，使用教程https://blog.csdn.net/qq_41990237/article/details/109802145

2022-02-14 16:09:07 5KB fpga verilog

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BU61580芯片FPGA测试代码。

BU61580芯片测试代码，可测试连续读写寄存器或者存储器，验证读写数据是否一致。用vivado2019.1版本编写，verilog语言。

2022-01-24 09:02:16 34.35MB bu61580 fpga verilog vivado

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基于FPGA信号发生器DDS Veirlog代码

基于FPGA的Verilog HDL语言的DDS 信号发生器，给出的代码是常规结构的12位数据。注意注意注意！！！代码中的fword和fword_r是32位的，需要修改！！！

2022-01-19 14:53:35 1KB DDS 信号发生器 FPGA Verilog

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基于FPGA+verilog HDL实现的贪吃蛇游戏（使用vga与蓝牙外设模块）

资源内容：.v文件，实现功能为使用蓝牙模块远程操控，以及vga屏幕进行显示的贪吃蛇小游戏环境需求：vivado（源开发环境为vivado 2016），硬件开发板（源开发环境为Xilinx NEXYS4 DDR开发板）、蓝牙外设模块、vga显示屏外设模块适用于：数字逻辑相关课程初学者、verilog HDL初学者

2022-01-19 09:08:10 49KB FPGA VerilogHDL

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Sparten6(FPGA) verilog 中文教程(精简实用强大）

verilog 中文教程，精简、实用、且强大。针对Xilinx Sparten6系列FPGA。好学，上手快！

2022-01-18 12:42:40 17.08MB FPGA verilog

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