Matlab代码verilog 梅尔频率倒谱系数（MFCC）的基于ASIC的体系结构 这项工作是由越南胡志明市科学技术部资助的“开发自动应用越南语音识别的人工神经网络（ANN）数字硬件体系结构”项目。 我们实现了梅尔频率中心系数（MFCC）的动态VLSI架构，该架构可以重新配置并适应实时应用。 项目层次结构： 01_Publications_Docs： 高性能，基于动态ASIC的音频信号特征提取（MFCC）：针对MFCC硬件体系结构（Verilog HDL-RTL设计）的已发表论文 01_Thesis_Presentation.tar.gz：用越南语撰写的建筑描述。 01_Thesis_Presentation_English.tar.gz：架构描述用英语组成。 02_代码： MFCC_AHB_Interface.tar.gz：MFCC硬件设计（Verilog HDL）集成了AHB接口 MFCC_none_Interface.tar.gz：不带AHB接口的MFCC硬件设计（Verilog HDL） MFCC_Matlab_Software.tar.gz：MFCC软件设计（Matlab）

asic，使用 HSPICE 仿真器，仿真验证 16 位 Kogge-Stone 树形加法器，并优化该加法器的性能。

OneSpin 参考手册

异步fifo的verilog实现的代码，可用于asic综合

24bit的ecc校验的编码和译码的verilog代码，可用于asic综合

ecc16bit的编码和译码的verilog代码，可用于asic仿真和综合

sram在asic和fpga的模型verilog代码，可以通用

同步fifo的asic上可综合verilog代码

北邮ASIC实验报告，包括所有实验的补充代码 ，

随着集成电路制造工艺的快速发展,系统芯片(SOC)及其功能ASIC模块的研究越来越引起关注.基于ASIC设计流程,讨论了当前ASIC设计中逻辑综合、易测性、低功耗等一些典型问题,并以工艺独立阶段和工艺映射阶段中ASIC综合需要解决的问题为研究重点,结合实例分析了其中的关键环节,以期作为高性能ASIC设计优化、可测性设计、设计验证等方向分析研究的前期工作.