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数字逻辑与
数字系统
白中英习题答案库
数字逻辑与
数字系统
第四版 白中英习题答案库 内附有课件ppt
2021-11-08 16:36:57
14.31MB
白中英
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数字系统
设计与PLD应用EDA训练试题
数字系统
设计与PLD应用EDA训练试题,eda应用
2021-11-07 21:26:57
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eda
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ACTEL
数字系统
现场集成技术
ACTEL
数字系统
现场集成技术 清华大学出版社出版
2021-11-05 09:32:01
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ACTEL
FPGA
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Verilog
数字系统
设计教程[夏宇闻]PPT课件.rar
Verilog
数字系统
设计教程[夏宇闻]PPT课件.rar
2021-11-04 15:01:10
683KB
Verilog数字系统设计教程[夏宇闻]PPT课件.rar
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宇闻著Verilog
数字系统
设计教程pdf版
数字系统
设计verilog!宇闻著Verilog
数字系统
设计教程pdf版
2021-11-02 10:26:10
4.23MB
verilog
1
数字系统
自动化matlab
数字系统
自动化:锐积、星积、广义星积的matlab编程
2021-11-01 10:08:36
2KB
锐积
星积
广义星积
matlab
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VivadoHLS:学习使用Vivado HLS 2018.3开发
数字系统
所需的高级综合设计方法-源码
VivadoHLS 学习使用Vivado HLS 2018.3开发
数字系统
所需的高级综合设计方法。 所有项目基于pynq-z2
2021-10-28 16:36:12
7.34MB
系统开源
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夏宇闻Verilog
数字系统
设计教程
夏宇闻Verilog
数字系统
设计教程,这个是夏老师的杰作,国内最著名的教材,对于初学者和中等水平读者非常有帮助。
2021-10-26 21:45:36
23.72MB
夏宇闻
Verilog
数字系统设计
教程
1
数字系统
综合设计 eda 模拟中央人民广播电台报时电路
模拟中央人民广播电台报时电路 1、实验要求: 1.1 计时器运行到59分49秒开始报时,每鸣叫1s就停叫1s,共鸣叫6响;前5响为低音,频率为750HZ,最后1响为高音,频率为1KHz; 1.2要有分秒显示
2021-10-26 08:40:26
136KB
数字系统综合设计
eda
模拟中央人民广播电台报时电路
1
华南理工大学
数字系统
设计期末试卷(VHDL).zip
华南理工大学
数字系统
设计期末试卷(VHDL).zip
2021-10-23 15:56:15
1.83MB
华南理工大学数字系统设计期末试卷
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