MIPS CPU设计实验，可以将三级时序，硬布线，微程序，中断等相关概念全部融合在一起，不需要大家画数据通路，只需要专注控制器的设计，适合组成原理课程开展CPU单元实验。
2021-06-15 19:45:54
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这是计算机组成原理课设，基于verilog实现的单周期CPU代码，实现了add, addu, addi, addiu, sub, slt, and, or, xor, beq, j, sw, lw, lui,andi，addu，ori，xori，共18条指令，能够运行简单的冒泡排序。内含单周期图。
2021-06-12 09:04:00
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使用verilog语言，对cpu进行了设计和实现，对三十多条指令都做了设计，并成功实现其功能，做cpu实验的大学同学可以参考，后面还会发一个实验报告。
2021-06-11 10:56:49
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支持指令集为：{addu, subu, ori, lw, sw, beq, lui, jal, jr,nop,sll,j,lh,sh}。
处理器为单周期设计。
2021-06-10 13:11:17
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