北大微电子学系 于敦山老师的verilog课件《数字集成电路设计入门--从HDL到版图》，详细讲解了HDL语言以及版图设计。
2023-07-26 15:53:43
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课程内容1：介绍verilogHDL
2.candence verilog仿真
3.逻辑综合
4.设计约束
5.自动布线
2023-07-26 15:52:32
61.32MB
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1364-2005 - IEEE Standard for Verilog Hardware Description Language
2023-07-19 10:13:00
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王诚、吴继华编《设计与验证：Verilog HDL》
本书以实例讲解的方式对HDL语言的设计方法进行介绍。全书共分9章，第1章至第3章主要介绍了Verilog HDL语言的基本概念、设计流程、语法及建模方式等内容；第4章至第6章主要讨论如何合理地使用Verilog HDL语言描述高性能的可综合电路；第7章和第8章重点介绍了如何编写测试激励以及Verilog的仿真原理：第9章展望HDL语言的发展趋势。.
本书围绕设计和验证两大主题展开讨论，内容丰富，实用性强，可作为高等院校通信工程、电子工程、计算机、微电子和半导体等相关专业的教材，也可作为硬件工程师和IC工程师的参考书。...
2023-07-13 21:41:37
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1.里面为HDLBits的答案，包含个人的理解以及部分大佬的学习理解。
2.题目已经全部翻译成中文，附上图观看方便
3.文件类型为markdown文件
2023-07-04 19:11:26
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一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;
2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
2023-06-30 01:43:28
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