内容概要: 这个资源是一个FPGA课程设计项目,旨在通过设计实现一个示波器并将波形数据显示在显示器上。该项目提供了源码、设计文件和仿真文件,帮助学生学习和实践FPGA数字信号处理和显示技术。 该资源的内容概要如下: 源码:包含示波器与显示器综合设计的Verilog或VHDL源代码文件。这些源码描述了示波器的数据采集、信号处理和显示控制等功能模块。 设计文件:包括FPGA综合和实现所需的约束文件,用于指定时钟频率、引脚分配以及显示器接口等信息。 仿真文件:提供了对示波器与显示器功能进行功能仿真和时序仿真的测试文件。这些文件可以用于验证设计的正确性和性能。 适用人群: 这个资源适用于以下人群: FPGA学习者:对于正在学习FPGA的学生或爱好者,本资源提供了一个实际的项目示例,可以帮助他们理解数字信号处理原理,并学习如何将处理后的波形数据显示在屏幕上。 教育机构:教育机构可以将这个示波器与显示器综合设计项目作为FPGA课程的实践项目,让学生通过完成该项目来提高他们的数字信号处理和显示技术能力。 工程师和研究人员:已经具备一定FPGA设计经验的工程师和研究人员
2023-11-19 15:34:53 1.69MB FPGA Verilog
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qspi接口控制,指令包括spi、dual spi、quad spi,通过验证,供参考
2023-11-07 18:17:39 3KB
编程语言为Verilog,工程包含DAC数模转换、ADC采集、FIFO存储器、UART串口发送等部分。可实现128点连续AD采集,代码中可通过改变FIFO存储器的深度、adc_fifo.v和fifo_uart_tx.v两个模块中的计数器改变采集的点数。系统留出了Start端口,可连接按键,实现一键采样,全程自动采样并且通过串口发送采集到的数据。工程中还添加了整套系统的仿真文件,可通过modelsim实现仿真,代码讲解对应《FPGA学习笔记》专栏下的《数据采集传输系统设计》系列文章。
2023-11-07 10:39:57 3.47MB fpga开发 Verilog AD采集 FIFO存储器
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FPGA IP 源码解密 Vivado加密的IP文件解密复原为Verilog或者VHDL源码 Modelsim可以编译仿真的vp加密文件均可以解密复原为Verilog或者VHDL源码 符合P1735格式保护的代码基本都可以解密还原源代码
2023-10-17 18:50:46 152KB fpga开发 网络协议 软件/插件 安全
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ue的verilog,vhdl,systemverilog高亮文件
2023-10-14 15:27:44 6KB ue高亮文件 verilog vhdl systemverilog
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Collection of PCI express related components. Includes PCIe to AXI and AXI lite bridges and a flexible, high-performance DMA subsystem. Currently supports operation with several FPGA families from Xilinx and Intel.
2023-10-12 22:20:07 1.66MB pcie verilog icdesign AXI
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Verilog、流水线、TinyMIPS、仿真、异常、华莱士乘法器、除法器、协处理器。
2023-10-09 20:57:28 418.3MB 编程语言 Verilog
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verilog HDL 实验报告团 里面是前四个实验的实验报告。最新的哦。
2023-10-09 17:07:32 197KB VERILOG HDL 实验报告
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Verilog/C++实现排序算法:Verilog/C++实现排序算法:冒泡排序、选择排序、并行全比较排序、串行全比较排序。
2023-10-08 10:45:36 143KB c++ 排序算法 verilog
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