先产生4位信息码，用伪随机序列产生器；然后用encode编码。为了进行加错先做并串转化，加错时根据输入的另一个伪随机序列的大小决定是否加错。加错后为了方便译码，进行串并转换。再检错译码输出正确的信息码。
2019-12-21 21:16:01
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VHDL实现简单CPU(内有多个供选择).rar
VHDL实现简单CPU(内有多个供选择).rar
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2019-12-21 20:03:44
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最佳接收机的实现与仿真，有匹配滤波器；最佳接收机的实现与仿真，有匹配滤波器；最佳接收机的实现与仿真，有匹配滤波器；
2019-12-21 19:51:22
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设计基于ROM的正弦波发生器，对其编译，仿真。
具体要求：
1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成
2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。
3.将50MHz作为输入时钟。
2019-12-21 19:50:42
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我是2014级复旦的研究生。这是一个8位的CPU设计VHDL实现。本CPU基于RISC架构，实现了cpu的基本功能如：加减乘除运算，跳转等。此外，里面有一个17位的ROM区，是存储指令的。你可以写出一段17位的指令代码，并放入ROM区，该CPU即可自动运行出结果。压缩包里是源代码和我们当时的设计要求。本源代码的最后调试时在地址0--17是放入的斐波纳契数字(Fibonacci Numbers)指令。通过modelsim仿真即可看到结果。
2019-12-21 19:42:12
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我是2014级复旦的研究生。这是用VHDL语言设计的任意的M乘以N位的乘法器。设计中，被除数和乘数的位数是通过参数来设置的，可由你来修改。我已写好了testbench。可放心使用。
2019-12-21 19:42:12
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