做数电课程设计的

大学本科数字系统设计课程实验报告,基于Verilog的自动售货机实验报告，包含代码，

① 用EDA实训仪的I/O设备和PLD芯片实现电子抢答器的设计。 ② 电子抢答器具有1只主持人按钮和8只抢答选手按钮。 ③ 只有在主持人按钮按下后才开始抢答，当最先抢答的选手按钮按下后，其余选手的抢答按钮被封锁（无效）。 ④ 用EDA实训仪上的1只八段数码管显示抢答选手的序号

基于Verilog语言设计的电路。基于Verilog设计一个8位全加器，这个8位全加器是基于4位全加器设计的，也是32位全加器的组成部分

学校大作业，由于条件有限，没有上板调试，仅完成了功能仿真。小白一只，欢迎大家交流批评。

本资源压缩包内含整个Quartus项目工程Top_proj。本项目基于Verilog语言和Quartus II平台设计了一个FPGA简易数字钟，能实现小时、分钟和秒的计时及显示，其中，通过控制时、分和秒实现时钟计时的计数模块是本次设计的核心。计数模块的关键在于能够理解三个计时单位之间的联系，即秒计数满60产生一个向分钟的进位，分钟计数满60产生一个向小时的进位，这两个进位信号将小时、分和秒联系起来，是理解本设计的关键点。 为时钟设计一个初值设置控制信号，按下设置信号时能利用开发板上的拨码开关或按键对时间进行校对设置。https://xinso.blog.csdn.net/article/details/106558166

设计一个能显示 12/24 小时计时与报时等功能的时钟。 基本设计要求： （1）设计一个 12/24 小时制数时钟； （2）利用板上数码管显示时、分、秒； （3）利用板上按键实现时钟调整； （4）按下时调整键，“时”迅速增加，并按 24/12 小时制（0-23 或 0-11）规律循环； （5）按下分调整键，“分”迅速增加，并按 60 分制（0-59）规律循环；（6）按下秒清零键，“秒”清零； （7）能利用音频接口作整点报时，从 59 分 55 秒开始报时，每隔一秒报时一次；00/00 秒时，进行整点报 时。整点报时声频率应与其他报时声频率有明显区别； （8）具有按 12 小时模式显示与 24 小时模式显示切换的功能

能够使用FPGA控制ESP8266实现模块之间的通信

当 A,B,C 三路输入信号中，存在两个或三个都为高电平信号时，输出信号 F 才为 高电平，验证成功。 要求 Verilog HDL 语言进行描述、波形图进行验证

本人编写的基于Verilog的Cyclone4的LCD液晶显示程序，仅供学习参考使用。