本文提出了一种基于VHDL 语言的浮点乘法器的硬件实现方法, 就是用VHDL 语言描述设计文件, 用 FPGA 实现浮点乘法, 并在Maxplus2 上进行了模拟仿真, 得到了很好的结果. 该浮点乘法可以实现任意位的乘 法运算.

Verilog HDL中的一个8比特无符号乘法器累加器设计，它具有寄存I/O端口，支持同步装入。综合工具能够探测HDL代码中的乘法器累加器设计，自动推断出altmult_accum宏功能，提供最优结果。

Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

基于FPGA的移位乘法器设计，包含可实现的代码及文档，可用Quartus进行仿真实验

模拟乘法器，完成调幅解调，分频混频功能 进行电路设计、并用EWB,multisim或Pspice 或ADS软件进行电路仿真和电路调试。至少实现如下功能： a) 单音普通调幅波，调制度可调；双边带调幅波。 b) 混频功能 c) 二倍频。 d) 自行设计其他功能

以实现25×18位带符号快速数字乘法器为目标，采用改进的基4 Booth算法以3位编码产生部分积，优化最低位产生电路，使用统一的操作扩展各部分积符号位，相比于传统方法提高了阵列规则性、节省了芯片面积；用传输门构成基本压缩器，并在此基础上优化实现高阶压缩器，进而组成一个Wallace树结构，同时将9组部分积压缩为2组，使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟，有效地提高了压缩效率和降低了关键路径延迟时间。采用GF 28 nm CMOS工艺，以全定制流程设计，版图面积为0.011 2 mm2，仿真环境标准电压1.0 V、温度25℃、最高工作时钟频率1.0 GHz，系统的功耗频率比为3.52 mW/GHz，关键路径延时为636 ps，组合逻辑路径旁路寄存器的绝对延时为1.67 ns。

采用晶体管或集成电路完成一个无线音、视频发射电路的设计，利用MC1496集成模拟乘法器可以很好的完成本课题的设计要求，并能够很好的掌握幅度调制的原理。

计算机组成原理实验 8位阵列乘法器 logisim

利用verilog实现的四位节省进位乘法器，最大延时为3.372ns，资源为16个LUT

booth_wallace_multiplier 展位编码的华莱士树乘法器