利Quartus II 7.2软件设计和仿真 七段显示译码器，包含实现的程序代码，和功能仿真图。实验目的，内容，步骤，等！
2021-07-14 19:05:15
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学校的实验报告，在DOS下输入汇编程序，两个压缩的BCD码相减并调整结果为压缩的BCD码,有详细步骤 word格式
2021-07-09 00:33:42
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用verilog的for循环实现了0-99999之间数据的BCD译码，方便FPGA中AD采集和串口通讯间等数据传输，一个时钟大概就可以实现一次译码。已经在8路16位的AD采集的FPGA程序中测试运行，可以实现采集数据后，发送到上位机通过ascl码显示8路数据。可以当成模块直接在自己的程序中调用译码即可
2021-07-08 13:33:44
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8位ADC应用-LM317 5-12调压显示电路multisim源文件，multisim13以上版本可打开运行LM317的 5-12V 可调稳压电源电路，ADC模数转换，8位BCD译码显示
2021-06-24 17:04:50
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BCD译码器电路multisim源文件，multisim13以上版本可打开运行
2021-06-24 17:04:46
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8位ADC应用-LM317 5-12调压显示Multisim实例源码，Multisim13以上版本可运行,LM317的 5-12V 可调稳压电源电路,ADC模数转换，8位BCD译码显示
2021-06-16 18:04:48
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VERILOG 编写的BCD码转2进制参数化文件，通过直接修改成所需位宽即可实现，工作可用。运行仿真平台quartues和modelsim。核心思想为移位后大4加3。
2021-06-16 17:31:11
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