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基于fpga产生正弦波的Verilog程序

采用FPGA存储正弦波的256个点，分别输出，可以产生较好的正弦波，如果要产生其他的频率，只需改变分频比即可，即num的值。已经通过实物验证

2019-12-21 19:37:51 5KB FPGA 正弦波

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以太网VERILOG程序

基于XILINX嵌入式硬核的VERILG EXAMPLE,包含TESTBENCH的MODELSIM仿真程序

2019-12-21 19:31:49 60KB MAC 以太网 VERILOG XILINX

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AD转换verilog程序

介绍了verilog编写的AD转换的程序，对开发人员有一定的参考价值

2019-12-21 19:27:53 34KB AD verilog

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篮球24S定时的verilog程序

罗杰的电设书上篮球24s定时的verilog程序，下载到DE0板上可以用，全部测试过

2019-12-21 19:23:52 1.7MB 24s定时，verilog程序， FPGA工程

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汽车尾灯控制电路的verilog程序，DE0可以

罗杰的电设书，课题设计的，完全可以，下载到DE0测试过

2019-12-21 19:23:52 1.57MB 汽车尾灯控制电路 verilog程序，DE0可以

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用7段共阳数码管做的时钟 verilog程序

用7段共阳数码管做的时钟 verilog程序 // 时钟用4个数码管显示，显示秒和分，修改一下可以加上时或跑秒 // sys_clk为系统时钟：50MHz // seg_dat为输出给数码管的8个1bit信号 // seg_sl 为数码管位选通

2019-12-21 19:22:29 3KB 七段数码管 FPGA

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fpga峰值采样verilog程序

fpga开发，峰值采样计数，verilog代码

2019-12-21 18:55:13 39KB fpga verilog 峰值采样

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测反应时间Verilog程序

本程序完成以下功能 1. 基本部分当控制开关启，固定间隔一段时(例如 3s)之后，指示灯点亮。完成一次测试后，将被测试者的反应时间显示在数码管上。如果指示灯点亮前，被测试者按下键，视为违规应给出警示。 2. 2. 提高部分 (1)(1)(1)当控制开关启，随机间隔一段时(时间不宜过长，例如 <= 5s)之后，指示灯点亮。 (2)(2) 两人比赛谁先按下键，指示谁是获胜者，并显示其反应时间。

2019-12-21 18:52:03 2.9MB EDA Verilog 反应时间

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基于FPGA控制AD1674的verilog程序

用FPGA控制ADC1674 verilog 编程（已经附带有AD1674的中文资料了）做一个最最简单的电压测量采用verilog 来编程，ADC1674的引脚尽可能少只剩下两个引脚需要控制对输入的直流电压进行检测程序注释清楚一目了然实在还看不懂应该不会吧

2019-12-21 18:48:21 3.59MB FPGA AD1674

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FPGA实现DDS正弦波、方波、三角波发生器Verilog程序（已验证）Quartus工程文件

鉴于上次传的只有Verilog代码，怕对于像半年前的我一样的初学者仍然会遇到很大困难，现特把本人课程设计的整个Quartus工程文件一并上传，希望有用。用时只需用Quartus打开工程文件即可编译运行，频率可达16M没问题

2010-07-26 00:00:00 16MB FPGA DDS 信号发生器

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