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好几种接口的verilog程序，包括can,eth,iic,uart,usb,vga等

常用接口的FPGA程序，用ISE打开工程文件即可，包括CAN,ETH,IIC,IWBBUSCHANGE,UART,USB,VGA.

2019-12-21 20:33:09 1.85MB can eth iic uart

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AD9226 verilog程序

基于FPGA的AD9226信息采集模块程序，采用硬件描述语言verilog编写

2019-12-21 20:13:55 247KB verilog AD转换

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最简单的倍频verilog程序（Quartus II）

一个工程文件几段简单的代码一个输入一个输出（50Mhz倍频到100Mhz）

2019-12-21 20:09:32 unknown verilog 倍频 quartus

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自己编写的xilix ddr3 IP核用户接口verilog程序

官方给的ddr3测试程序长达万行，有木有很痛苦的感觉？来来来，这个测试接口只有300行左右，实现了顺序写入及顺序读出，可以让你在半个小时之内了解具体的实现方法，本程序在ml605及ise14.4的ddr 3.92上验证过，可以正常读写，但仍然有bug,只是提供一个思路哈，我也在努力继续改进。

2019-12-21 20:07:47 7KB xilinx ise ddr3 verilog

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CRC16FPGA verilog程序

fpga纯组合逻辑计算CRC16、一个时钟计算出结果。语言verilog

2019-12-21 19:57:41 994B CRC16 verilog FPGA

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计算脉冲的时间长度的verilog程序

计算脉冲（先低后高在低）的时间长度，本例中的时钟上50M!

2019-12-21 19:57:00 5KB 脉冲时间长度 verilog

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FPGA实现DDS正弦波、方波、三角波发生器Verilog程序（已验证）

FPGA实现DDS正弦波、方波、三角波发生器Verilog程序（已经在Altera的CycloneIII的DE0板子上试验成功验证），所有代码均在此txt文档里面，只不过里面调用了三个rom查找表（地址宽度10bit，数据宽度10bit）只需要你自己加进去就行了（Quartus里面有这个模块）。我的板子验证时能跑到16M，系统时钟最好选高一点，我选的是150M，呵呵

2019-12-21 19:56:11 15KB FPGA DDS

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最完整的altera实现DDS正弦波、方波、三角波发生器Verilog程序用QuartusII工程.rar

最完整的altera实现DDS正弦波、方波、三角波发生器Verilog程序用QuartusII工程，本资源是全网最全面的，分为代码和文本二部分。并在友晶科技板子上验证过。

2019-12-21 19:52:26 15.19MB 波发生器

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按键控制 verilog程序钢琴演奏 fpga

钢琴演奏 fpga 按键控制 verilog程序，已验证，代码简单易懂，适合verilog验证学习。

2019-12-21 19:49:20 2KB 钢琴演奏 fpga 按键控制

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读写I2C FLASH的Verilog程序

文件里是读写I2C FLASH的Verilog程序，而且包含测试文件Testbench

2019-12-21 19:44:39 6KB I2C Verilog

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