这是用verilog语言实现的数字钟，以FPGA为应用平台，实现了精确计时，以及电台报时和闹钟等功能

这个大家可能会用到，这个代码是关于控制rs232串口输入vga显示，对一些刚入门的verilog新手挺有帮助。简单暴力

1.2 技术参数 参数模式 默认识读模式 自动模式 单次读码时间 3s 参数范围：0.1-25.5 秒，步长为 0.1s；0 表示单次解码时间不限 读码间隔 1S 参数范围：0.1-25.5 秒，步长为 0.1s；0 表示单次解码时间不限 输出编码 GBK 编码输出 GBK 编码、UNICODE 格式、 BIG5 格式 接口方式 标准 USB 键盘输出 USB 键盘输出、串口输出、USB 虚拟串 口输出 当使用 TTL-232 接口 时 波特率 9600 波特率可自行设置，详见 2.1 节 校检 无校检 数据位 8 位 停止位 1 位 硬件流控 无硬件流控 串口触发模式 单次读码时间 5s 参数范围：0.1-25.5 秒，步长为 0.1s；0 表示单次解码时间不限

使用verilog HDL语言在FPGA上实现了无刷直流电机的模糊PID控制算法，完整详细的代码包含在内

Verilog代码 74HC系列：00、02、04、08、32、86、148、138、153、85、283、4511、74、112、161、194 编码器、译码器扩展等

// 2023.3 AD7768-4 FPGA输出四通道数据 verilog //输入DCLK,DRDY,DOUT0~3,共6个引脚 //输出data0~data4，4个通道的数据，已转化为毫伏值，根据自己需要进行修改 //输出速率可修改，也与DCLK有关 //已通过验证，可自行仿真，或直接运行 //不提供TB文件，需要可联系作者提供 verilog 正点原子 开拓者 EP4CE10 Quartus

XILINX SPARTAN6 FPGA 双通道的12bit ADC ad9226输入测试程序VERILOG逻辑例程源码 ISE14.7工程文件 module ad9226_test( input clk50m, input reset_n, input rx, //uart rx output tx, //uart tx input [11:0] ad1_in, output ad1_clk, input [11:0] ad2_in, output ad2_clk ); parameter SCOPE_DIV =50; //定义chipscoe的分频系数, assign ad1_clk=clk50m; assign ad2_clk=clk50m; wire [11:0] ad_ch1; wire [11:0] ad_ch2; wire [7:0] ch1_sig; w

verilog实现占空比50%的3分频 通过上升沿和下降沿分别触发模3 的counter 再通过组合逻辑实现占空比1:1

北京航空航天大学 夏宇闻教授的经典教材！

1．时钟输入采用实验箱的1Hz信号（在电源开关下面），分别测试两片74x161的逻辑功能。由于数码管不能显示A-F，所以用LED灯显示计数器的输出状态。 2．将两片74x161进行级联，实现模256计数器，用LED灯显示计数器的输出状态。 3．用两片74x161分别实现模6和模10计数器，用数码管显示计数器的输出状态。再将两片74x161进行级联，实现模60计数器，用数码管显示计数器的输出状态。 4.拓展题：任选一个设计下列十进制计数器：模24、模28、模29、模30、模31、模100。