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基于FPGA的12位RSA加密，解密

基于FPGA的12位RSA加密，解密，实际测试没问题，成功加密和解密

2021-10-29 16:54:26 6.96MB FPGA verilogHDL RSA 加密

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数字跑表的Verilog实现

在ISE开发环境下用Verilog语言写的数字跑表代码且包含所有工程文件。

2021-10-26 12:04:43 767KB VerilogHDL ISE

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Washing Machine Based on VerilogHDL

基于FPGA的洗衣机系统设计，用的是VerilogHDL语言

2021-10-25 21:14:29 728KB VerilogHDL WashingMachine

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北航夏宇闻verilogHDL

内含北航夏宇闻verilog讲稿ppt,以及上下册例题，PPT课件；内含北航夏宇闻verilog讲稿ppt,以及上下册例题，PPT课件

2021-10-23 18:11:39 1.3MB 夏宇闻

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四位全加器的VHDL与VerilogHDL实现

2021-10-22 16:19:34 60KB FPGA

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VerilogHDL教程-初级篇.ppt

2021-10-20 18:53:55 773KB Verilog HDL 教程 初级篇

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利用CPLD或FPGA器件读写DS18B20器件

Quartus 完整的工程，verilog HDL语言编写，引出8位数据总线、3位地址线和读写信号，单片机通过8位并行总线来操作DS18B20器件，DS18B20.V中有使用方法说明

2021-10-18 13:20:28 347KB FPGA/CPLD DS18B20 VerilogHDL

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特权同学实验代码

特权同学 VerilogHDL FPGA 实验代码

2021-10-17 19:43:19 28.1MB 特权同学 VerilogHDL FPGA

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卷积神经网络加速器及其VerilogHDL代码自动生成设计

2021-10-11 16:40:44 7.16MB 卷积 网络加速器 VerilogHDL 代码

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基于FPGA用verilogHDL设计的bayer转RGB模块

本人设计的一个基于FPGA用verilogHDL设计的bayer转RGB模块，算法是双线性插值，模块是64X64

2021-10-09 15:37:32 10KB FPGA verilogHDL bayer RGB

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