VHDL编写的任意分频器,通过修改参数即可实现任意的分频 占空比为50%,读者可以调整代码修改所需的占空比。
2021-11-10 15:12:32 1KB VHDL 分频
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stm32f103 通过TIM4定时器的编码器模式对上位编码器输出的AB相脉冲进行读取,然后分频后输出低频的AB相脉冲。PB6、PB7为接收编码器AB相脉冲;PA3、PA4为降频后的AB相输出
2021-11-09 18:04:43 8.08MB stm32 编码器模式 分频 降频
共享一个很好的通用N倍奇数分频资源,找了好久才找到的。
2021-11-09 11:40:48 21KB FPGA
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verilog 时钟分频,50Mhz分频成5Mhz的实现代码
2021-11-08 12:38:26 2KB 分频
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基于Verilog的偶数、奇数、半整数分频以及任意分频器设计
2021-11-04 11:01:07 49KB Verilog
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硬件设计的电路,是用集成计数器74LS161构成可编程分频器
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本资源包含小数分频锁相环中用到的多模分频器。先看博客讲解多模分频原理及电路结构,在考虑下载 https://blog.csdn.net/qq_38496973/article/details/107874927
2021-10-29 16:28:24 15.78MB 多模分频器 小数分频器
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音响的分频器有什么样的作用.docx
2021-10-26 15:01:45 515KB 技术方案
大致原理可以看我的博客。(重要:下载前请看博客)地址:https://blog.csdn.net/qq_40483920/article/details/107899991 在双模前置法的基础上,采用自己花两天时间设计的波形拼接的方式,设计得到50%占空比的小数分频,可以实现任意小数分频(占空比50%)。(资源包括源文件和仿真文件)
2021-10-26 11:39:28 3KB verilog 小数分频 FPGA
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用quartus13实现50Mhz分频计的设计,采用verilog HDL硬件描述语言,包活源代码及测试文件
2021-10-25 15:01:02 159KB 分频计 verilog quartus 仿真
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