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西南交通大学:计组实验课程设计(源文件)
一. 实验目的:通过学习简单的指令系统及其各指令的操作流程,用 Verilog HDL 语言实 现简单的处理器模块,并通过调用存储器模块,将处理器模块和存储器模块连接形成简 化的计算机核心部件组成的系统。 二. 实验内容 1. 底层用 Verilog HDL 语言实现简单的处理器模块设计。 2. 调用存储器模块设计 64×8 的存储器模块。 3. 顶层用原理图方式将简单的处理器模块和存储器模块连接形成简单的计算机核心 部件组成的系统。 4. 将指令序列存入存储器,然后分析指令执行流程。
2024-06-18 11:59:45
3.14MB
西南交大
verilog
计算机组成原理实验
课程设计
1
北京科技大学计组课设(计算机组成原理课程设计)
Verilog、流水线、TinyMIPS、仿真、异常、华莱士乘法器、除法器、协处理器。
2023-10-09 20:57:28
418.3MB
编程语言
Verilog
1
西北工业大学 计算机学院 计组实验 单周期CPU
内涵单周期CPU所有代码,各个模块分工清晰,可以直接在希冀平台提交通过。同时内涵一份实验报告,仅供参考。所有代码均为本人手写,不用担心查重。但是你买了别人可能也买了,所以还是自己改改。这个查重率高会直接没分。(单周期CPU简单,价格相对也较低)
2022-07-09 09:06:11
421KB
西北工业大学
计组实验
2022年第十三届蓝桥杯大赛软件赛C/C++ 大学 B 组省赛、省赛第二场、决赛
2022年第十三届蓝桥杯大赛软件赛C/C++ 大学 B 组省赛、省赛第二场、决赛
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