内含32位，8位减法器的vhd代码文件，和验证32位减法器设计正确的波形图的vwf文件，做实验时在网上搜了很久都没搜到用vhdl做的32位减法器，这些都是刚做完实验的验证过的，应该没有问题
2022-12-21 19:54:27
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两个二进制数字Ai,Bi和一个进位输入Ci相加,产生一个和输出Si,以及一个进位输出Ci＋1。表2-2中列出一位全加器进行加法运算的输入输出真值表。根据表2-2所示的真值表,三个输入端和两个输入端可按如下逻辑方程进行联系：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋CiAi表2-2一位全加器真值表 输入输出AiBiCiSiCi＋10000000110010100110110010101011100111111 按此表达式组成的一位全加器(FA)的逻辑结构见图2-4(a)。图2-4 一位全加器(FA)对图2-4(a)所示的一位全加器(FA)来说，Si的时间延迟为6T(每级异或门
2021-10-24 11:37:06
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代码是基于Verilog结构化建模的16位的全减器；
设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。
2021-10-22 11:25:18
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36个Verilog设计基础代码移位寄存器编码器加法减法器分频器计数器逻辑源码Quartus工程文件合集, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。
38decoder
4位串入串出移位寄存器
4位并入串出移位寄存器
5位串入并出移位寄存器
8线-3线优先编码器
8线-3线编码器
D触发器
FIFO
JK触发器
RS触发器
T触发器
三态门
串行加法器
偶数分频
八选一数据选择器
减法计数器
半整数分频
双向移位寄存器
只读存储器（ROM）
可变模计数器
可逆计数器
同步计数器
四选一数据选择器
堆栈
奇数分频
异步计数器
流水线-加法器
简单运算单元ALU
随即存储器（RAM）
2021-08-24 09:16:59
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学习Verilog HDL模块设计入门，研究全加器、无符号二进制数加法器、减法器、定点二进制数的补码加减法运算器的结构与功能，并配以Verilog HDL语法笔记
2021-08-12 20:59:17
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