如何用VERILOG 来实现74HC373 8D 锁存
2022-12-28 19:56:31 359KB VERILOG 74hc373模型
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电子线路设计与制作
2022-11-04 09:05:25 3.62MB 电子线路 线路设计
给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器。该四分频器由两级二分频器级联而成,级间采用缓冲电路实现隔离和电平匹配。后仿真结果表明其最高工作频率达37GHz,分频范围为27GHz。当电源电压为1.2V、工作频率为37GHz时,其功耗小于30mW,芯片面积为0.33×0.28 mm2 。
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使用CD4511设计带锁存、显示功能的八路抢答器电路.zip
2022-09-05 12:14:18 383KB 使用 cd4511 设计 锁存
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数字电子线路基础:第五章 锁存器和触发器.ppt
2022-06-17 09:00:56 3.75MB 计算机 互联网 文档
数字逻辑设计及应用教学课件:7-1 RS锁存器 .ppt
2022-06-16 20:00:24 539KB 计算机 互联网 文档
Tuning Database Locks & Latches[调优数据库锁和锁存器](PPT-61)
2022-06-04 09:05:12 166KB 文档资料
病房呼叫系统 计算机组成原理课程设计 内有工程文件 实验原理 quartus用法 芯片查询 管脚查询
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可满足8个组,同时参加竞赛。抢答器复位后,数码显示为0,在竞赛主持人出完题并示意抢答开始后,每个组都可以通过各自的按钮开关发出抢答信号,抢答器一旦接收到某组最先发出的信号后,立即让数码管显出该组的组号,同时发出音响提示,且对后来组发出的抢答信号一律不与理睬。主持人用复位钮,复位抢答器,数码显示归0,提示音停止,在抢答选手回答完问题后,重复前述过程,可进行下一题抢答。
2022-05-20 11:07:48 243KB EDA 8位 抢答器 锁存
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74ls245锁存器的介绍,随便素材包去完成吧 扁鹊vbudveqj9的vuweivei
2022-05-13 20:07:05 21KB 74ls245
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