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基于
采样控制
的时滞神经网络的指数同步
基于
采样控制
研究了时滞神经网络的指数同步问题。首先,建立了驱动-响应时滞神经网络的数学模型并设计了
采样控制
器。其次,在输入延迟法的框架下,通过构造时间依赖的李雅普诺夫泛函,并结合自由权矩阵方法,建立了保证驱动-响应系统取得指数同步的线性矩阵不等式形式(LMIs)的判据。最后,通过两个数值仿真算例验证了结果的可行性。
2024-01-16 11:18:50
1.09MB
时滞神经网络
采样控制
输入延迟法
李雅普诺夫泛函
1
自动控制理论:8第八章(
采样控制
系统).ppt
自动控制理论:8第八章(
采样控制
系统).ppt
2022-07-08 09:09:36
847KB
自动控制理论
现代控制理论:实验八
采样控制
系统的分析实验报告.docx
现代控制理论:实验八
采样控制
系统的分析实验报告.docx
2022-07-06 09:12:57
1.3MB
现代控制理论
基于EDA的ADC0809的
采样控制
电路实现
ADC0809是CMOS的8位A/D转换器,片内有8路模拟开关,可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位,转换时间约100us,含锁存控制的8路多路开关,输出有三态缓冲器控制,单5V电源供电。 主要控制信号说明:如图4-1所示,START是转换启动信号,高电平有效;ALE是3位通道选择地址(ADDC、ADDB、ADDA)信号的锁存信号。当模拟量送至某一输入端(如IN1或IN2等),由3位地址信号选择,而地址信号由ALE锁存;EOC是转换情况状态信号(类似于AD574的STATUS),当启动转换约100us后,EOC产生一个负脉冲,以示转换结束;在EOC的上升沿后,若使输出使能信号OE为高电平,则控制打开三态缓冲器,把转换好的8位数据结果输至数据总线。至此ADC0809的一次转换结束了。
2022-05-15 18:18:35
43KB
EDA
ADC0809的采样控制电路实现
1
VHDL实现ADC0809
采样控制
时序模拟
采用状态机机制实现ADC0809
采样控制
,用VHDL编写,开发环境为quartus8.0,利用modesim-altera仿真验证
2022-05-11 10:32:44
4.13MB
VHDL
ADC0809
1
用状态机设计A_D转换器ADC0809的
采样控制
电路实验-综合文档
用状态机设计A_D转换器ADC0809的
采样控制
电路实验
2022-04-20 16:21:56
106KB
状态机
设计
ad
转换器
1
采样周期与计算步长-
采样控制
系统
2.采样周期与计算步长 采样周期T是根据被控对象的反应快慢而事先设计的
采样控制
系统的重要参数。 连续部分离散化模型的精度同步长h密切相关,每经过一个步长h则应完成一次相应状态变量的计算。
采样控制
系统中离散部分(数字控制器D(z))的模型是未作近似的差分方程,每经过一个实际的采样周期T计算一次。对于图3.2所示的
采样控制
系统,为了协调离散部分D(z)和连续部分Gh(s)、G0(s)的计算,连续部分离散化时的步长h可按以下两种`情况进行选择: 上一页 下一页 返回
2022-03-03 17:05:02
702KB
采样控制系统
1
A/D
采样控制
电路设计----VHDL
AD转换采样频率的速度取决于转换电路的类型,不同AD转换器的采样频率不同;AD分辨率的高低只取决于AD转换器的位数,例如12位的转换器模拟信号在0V~满刻度范围内输出的数字信号是0~4095。 AD采样中的采样频率就是采样周期的倒数,它用赫兹(Hz)来表示,也就是一秒钟采样的次数,分辨率是决定采样最小值,比如基准电压为1v,8位的采样,最小值是1/256。
2022-01-05 20:05:04
222KB
vhdl
1
采样控制
系统的数字仿真
3.1
采样控制
系统数字仿真概述 3.2
采样控制
系统数字仿真的一般方法 3.3 MATLAB在
采样控制
系统数字仿真中的应用
2021-12-24 15:39:28
702KB
采样控制系统的数字仿真
1
合工大FPGA实验报告(译码器,加法器,投票表决器,巴克码信号发生器,数字钟,状态机实现的ADC0809
采样控制
电路)
实验一 7段数码显示译码器设计………………………………P3 实验二 8位硬件加法器设计……………………………………P7 实验三 7人投票表决器Verilog HDL设计……………………P11 实验四 巴克码信号发生器……………………………………P16 实验五 多功能数字钟设计……………………………………P22 实验六 状态机实现的ADC0809
采样控制
电路………………P29 实验总结与感悟 …………………………………………………P36 实验一 7段数码显示译码器设计 一、实验目的 (1)学习使用Verilog HDL语言设计简单组合逻辑电路。 (2)学习使用case语句来描述真值表。 二、实验设备与器材 GW-PK2 EDA实验箱一台。 三、实验内容及实验步骤 1.实验原理及内容 7 段数码是纯组合电路,通常的小规模专用 IC,如 74 或 4000 系列的器件只能作十进制 BCD码译码,然而数字系统中的数据处理和运算都是 2 进制的,所以输出表达都是 16 进制的,为了满足 16 进制数的译码显示,最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 2.实验步骤 (1)用Verilog HDL设计一个共阴数码管的译码电路,用case语句描述7段译码器的真值表。 (2)编译、综合、适配、下载,验证结果。 (3)进行功能仿真。 (4)设计提示:建议选实验电路模式6,用数码8显示译码输出(PIO46~PIO40),键8、键7、键6、键5四位控制输入,硬件验证译码器的工作性能。注意,在仿真中,4位输入都必须用总线方式给数据。 ………………………………………………………………………………………… 好用不贵,祝您用餐愉快~
2021-12-15 22:08:31
3.4MB
合工大
FPGA
译码器
加法器
1
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