2022年正点原子新起点开发板代码

前期准备： 1) 接上usb-blaster到开发板中间的JTAG接口，另一个接口接上电脑USB，然后接上电源设配器，为开发板通电。如果驱动安装成功则进行下个步骤，如果驱动没有安装成功则按照‘USB下载线驱动安装指南.doc’为usb-blaster安装驱动。驱动安装成功则开始按照实验要求进行系统设计。 2) 本次实验所使用开发板芯片信号为cyclone 系列的EP2C8Q208C8N 3) 下载的步骤见附录。

vhdl实验指导1-2.ppt

一．实验目的 1.　掌握7段数码管译码器的设计与实现 2.　掌握模块化的设计方法 二．实验内容 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。

1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 5.用VHDL语言设计实现一个4选1的数据选择器；一个8421码转换为格雷码的代码转换器；一个举重比赛裁判器；一个带同步置位和同步复位功能的D触发器；一个带异步复位的4位二进制减计数器；一个带异步复位的8421码十进制计数器；一个带异步复位的4位自启动环形计数器；一个带控制端的8位二进制寄存器，当控制端为‘1’时，电路正常工作，否则输出为高阻态；一个分频系数为12，分频输出信号占空比为50%的分频器。仿真验证其功能，并下载到实验板测试。要求用拨码开关和按键开关设定输入信号，发光二极管显示输出信号。（注：有几个不需要下载到实验板测试）

VDHL的开发实验报告模板，有利于同学更好的掌握对VHDL语言的理解

vhdl实验二（异步触发十进制加法计数器），有源程序，仿真图，eda2000连接图。

设计一个8位位宽的双向数据总线，由使能端S控制总线数据流向，当S＝00，C的数据赋给A；当S＝01，A的值赋给C；S为其他值时，B的数据赋给C。用VHDL编程设计该双向数据总线， 并观察的仿真波形结果验证双向总线的功能。

本实验的任务就是设计一个秒表，系统时钟选择时钟模块的 1KHz，由于计 时时钟信号为 100Hz，因此需要对系统时钟进行 10 分频才能得到，之所以选择 1KHz 的时钟是因为七段码管需要扫描显示，所以选择 1KHz。另外为了控制方便， 需要一个复位按键、启动计时按键和停止计时按键，分别选用实验箱按键模块的 S1、S2 和 S3，按下 S1，系统复位，所有寄存器全部清零；按下 S2，秒表启动计 时；按下 S3，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下 S2，秒表继续计时，除非按下 S1，系统才能复位，显示全部为 00－00－00。 实验箱中用到的数字时钟模块、按键开关、LED、数码管与 FPGA 的接口电路， 以及数字时钟源、按键开关、LED、数码管与 FPGA 的管脚连接在以前的实验中都 做了详细说明，这里不在赘述

适合华中师范大学电科同学使用 本实验要求完成的任务是通过编程实现对 16X16 点阵的控制。