VHDL实验段数码管译码器设计与实现
一．实验目的
1. 掌握7段数码管译码器的设计与实现
2. 掌握模块化的设计方法
二．实验内容
设计一个7段数码管译码器，带数码管的4位可逆计数器
[具体要求]
1. 7段数码管译码器
使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。
将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15，
2. 带数码管的4位可逆计数器
将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在数码管上显示的4位可逆计数器。
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