8*8Wallace树形乘法器 8*8Wallace树形乘法器 8*8Wallace树形乘法器 8*8Wallace树形乘法器
2022-11-17 00:49:05 2KB 乘法器 Wallace树形乘法器 Wallace
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输入为两个16位有符号数,输出32位相乘结果。要求采用Booth编码和Wallace树型结构。 计算例子: 0110000010000000 * 1000000000000001 = 11001111110000000110000010000000 (24704) * (-32767) = (-809475968) 顶层模块名为mul_tc_16_16,输入输出功能定义: 名称 方向 位宽 描述 a I 16 输入数据,二进制补码 b I 16 输入数据,二进制补码 product O 32 输出乘积a * b,二进制补码
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根据补码的特点对Booth2算法进行了改进,在得到部分积的基础上,采用平衡的42压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述,并用Design_analyzer对其进行综合,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。
2022-03-16 20:39:20 83KB 并行乘法器 Booth2 Wallace树
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以实现25×18位带符号快速数字乘法器为目标,采用改进的基4 Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了阵列规则性、节省了芯片面积;用传输门构成基本压缩器,并在此基础上优化实现高阶压缩器,进而组成一个Wallace树结构,同时将9组部分积压缩为2组,使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟,有效地提高了压缩效率和降低了关键路径延迟时间。采用GF 28 nm CMOS工艺,以全定制流程设计,版图面积为0.011 2 mm2,仿真环境标准电压1.0 V、温度25℃、最高工作时钟频率1.0 GHz,系统的功耗频率比为3.52 mW/GHz,关键路径延时为636 ps,组合逻辑路径旁路寄存器的绝对延时为1.67 ns。
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看了很多个博客,看了很多本书,就为了研究一个wallace树乘法器,研究了几天,没有任何一个资源把这个问题写的仔仔细细,明明白白,痛苦万分。功夫不负有心人,经过几天的研究以及同学的帮助,最终解决了这个问题,于是同大家分享。希望你们遇到这个问题能够前进地更容易点。
2021-05-25 10:01:16 68KB wallace
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在乘法器的设计中采用树形乘法器,可以减少关键路径和所需的加法器单元数目,Wallace树乘法器就是其中的一种。下面以一个4*4位乘法器为例介绍Wallace树乘法器及其Verilog HDL实现。
2021-05-11 11:22:27 2KB Wallace树
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