根据补码的特点对Booth2算法进行了改进，在得到部分积的基础上，采用平衡的42压缩器构成的Wallace树对部分积求和，再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述，并用Design_analyzer对其进行综合，得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。
2022-03-16 20:39:20
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16*16Booth2乘法器设计，PDF文档，文末有完整代码及测试代码。包含booth2乘法器详细的基本原理、设计方案、图片详解、完整代码、测试代码及仿真测试结果。高速乘法器设计。
2021-03-31 22:21:19
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