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基于FPGA的高速RS译码器设计

提出了一种基于RiBM算法的RS（255，223）高速译码器设计方案，并采用FPGA和Verilog HDL实现了该译码器。译码器采用三级流水线结构实现，其中关键方程求解模块采用RiBM算法，具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。

2024-03-15 21:46:15 400KB FPGA

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欧几里德算法的RS译码研究及FPGA仿真.doc

2022-05-12 18:12:07 3.59MB fpga开发 文档资料 算法

RS译码中的钱搜索模块 VERILOG实现

本代码用于RS译码中的钱搜索模块很有实用价值用VERILOG代码实现

2021-10-18 22:11:36 3KB RS 钱搜索

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RS译码verilog代码

RS（204,188）的verilog代码通过quartus9.0综合仿真

2021-05-09 20:54:08 1.6MB RS译码 FPGA verilog

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基于DVB_C系统的RS译码器的设计与实现.caj

RS码译码

2021-04-16 17:01:47 12.87MB 算法

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RS译码算法的研究和FPGA设计.caj

RS译码算法的研究和FPGA设计

2021-04-16 17:01:41 6.79MB RS译码算法的研究和FPGA设计

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应用于RS译码器的新型高效Berlekamp_Massey算法.caj

应用于RS译码器的新型高效Berlekamp_Massey算法

2021-04-16 17:01:36 4.89MB 应用于RS译码器的新型高效Ber

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RS编码译码含工程论文源代码FPGA

内含RS（7,3）编码，（255，223）编码，（255.247）编码译码，均为veilogFPGA程序可仿真。为自己学习过程中参考的一些资料。

2019-12-21 20:03:29 1.92MB RS编码 RS译码 verilog FPGA

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