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基于FPGA的高速RS译码器设计
基于FPGA的高速RS译码器设计
上传者:
38730389
|
上传时间: 2024-03-15 21:46:15
|
文件大小: 400KB
|
文件类型: PDF
FPGA
提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和Verilog HDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。
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