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基于FPGA的跨时钟域信号处理——亚稳态
如果你E文还不错(该不会比我这个4次都没过掉4级考试的家伙差吧,~_~),那么去享受原文吧。或者你可以考虑看看特权同学的翻译水平,哈哈……
2024-03-14 18:53:13
245KB
FPGA
跨时钟域信号处理
fpga设计
1
图像自适应分段线性拉伸算法的
FPGA设计
为改善红外图像的视觉效果和后续处理质量,需要对图像进行增强处理。在此介绍并实现了一种空间域图像增强算法,自适应分段线性拉伸算法。首先简要分析算法原理,对该算法基于Xilinx公司XC4VLX15系列FPGA的实现方法进行了研究,以兼顾系统实时性和集成度为目的,提出灰度直方图统计和拉伸运算等关键模块的解决方案。通过试验结果分析,对压缩因子的选取提出建议。该设计的输出延迟仅为62.5 ns,且具有实现简单、集成度高、功耗低等优点,适合在精确制导武器和导航系统中应用。
2024-03-12 16:57:47
90KB
红外图像
图像增强
直方图统计
压缩因子
1
lattice的FPGA使用有感
前几个月,因为给别人做项目的缘故,使用了lattice的FPGA。使用过程中最大的问题就是软件不熟,网上分享的资料也比较少。
2023-10-05 20:59:27
54KB
Lattice
FPGA
fpga设计
文章
1
牛人的
FPGA设计
经验分享
这里我谈谈我的一些经验和大家分享,希望能对IC设计的新手有一定的帮助,能使得他们能少走一些弯路!
2023-09-15 09:53:39
94KB
牛人
FPGA
设计经验
分享
1
数字电路与
FPGA设计
实验教程
数字电路与
FPGA设计
实验教程,从数字电路的基本原理出发,小到寄存器,D触发器以及典型的数字电路,真值表,以及所有数电中基本的经典概念都有涉及
2023-07-27 19:41:14
110.59MB
FPGA
1
BCH编译码器的
FPGA设计
及SoPC验证
针对NAND Flash应用,完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言,利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案,采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台,在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证,具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。
2023-04-05 19:09:36
277KB
并行化
1
洗衣机的
FPGA设计
可以自动运行的6状态洗衣机的
FPGA设计
2023-04-05 13:35:53
1.87MB
洗衣机
FPGA
1
Xilinx新一代
FPGA设计
套件Vivado应用指南(2-2)
Xilinx新一代
FPGA设计
套件Vivado应用指南,专业指导vivado开发环境的使用方法
2023-03-23 20:32:35
75.86MB
xilinx
FPGA
vivado
1
(MIT) 用VHDL实现
FPGA设计
MIT的经典教材,想学VHDL的可以下下来看看,300多页,即使你没有基础,也可以顺利入门,直至成为一名高手!老外的教材就是写得好,由浅入深,不像国内的,抄来抄去。
2023-03-19 16:09:43
8.12MB
MIT
VHDL
数字电路
FPGA
1
FPGA设计
曼彻斯特编解码Verilog源代码.zip.zip
FPGA设计
曼彻斯特编解码Verilog源代码 module md (rst,clk16x,mdi,rdn,dout,data_ready) ; input rst ; input clk16x ; input mdi ; input rdn ; output [7:0] dout ; output data_ready ; reg clk1x_enable ; reg mdi1 ; reg mdi2 ; reg [7:0] dout ; reg [3:0] no_bits_rcvd ; reg [3:0] clkdiv ; reg data_ready ; wire clk1x ; reg nrz ; wire sample ; reg [7:0] rsr ; // Generate 2 FF register to accept serial Manchester data in always @(posedge clk16x or posedge rst) begin if (rst) begin mdi1 <= 1'b0 ; mdi2 <= 1'b0 ; end el
2023-03-15 22:14:07
10KB
fpga开发
文档资料
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