包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。
2024-01-13 20:00:08
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VC6.0写的 能够实现逻辑运算（逻辑非、逻辑加、逻辑乘、逻辑异）、定点整数的单符号位补码加减运算、定点整数的原码一位乘法运算和浮点数的加减运算。
2023-12-29 21:00:25
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利用Verilog实现32位浮点数的乘法,并且已通过验证.
2022-09-14 18:01:32
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实现无符号整数一位乘法
规则：将n位乘转换为n次“累加与移位”，即每一步只求一位乘数所对应的新部分积，并与原部分积作一次累加，然后右移一位。
流程图：见教材P92页，图3-15
B—存放被乘数、C—存放乘数、
A—初值为0，存放部分积，最后存放乘积高位。
用A和C寄存器联合右移以存放逐次增加的部分积，并且使每次操作依据的乘数位始终在C的最低位。乘法完成时，A、C存放的是最后乘积，其中C的内容是乘积的低位部分。
硬件逻辑原理图：图3-16
2022-05-15 21:14:31
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