基2，8点DIT-FFT，三级流水线verilog实现，输入采用32位输入，计算精度较高，且注释清楚，方便参考。

COA MIPS 五级流水线设计实验报告.pdf

可以直接拿来当设计使用，货真价实！

本设计在RICSV的基础上用Verilog语言实现了流水线CPU设计，项目中包含了五级流水线各自的源文件和testbench文件。

合肥工业大学cpu课程设计 代码+报告 五级流水线多周期mipscpu

由于在网上和书上看到的流水线结构全是基于阻塞赋值的，结果输出是正确的（大部分时间），但是存在亚稳态的情况，

流水线处理器 用于模拟单核 5 级流水线处理器的 C 代码。

Pipeline-processor：基于Verilog HDL的五级流水线处理器 开发平台 VIVADO 16、xilinx FPGA开发板 设计要求 设计一个 5 级流水线的 MIPS 处理器，采用如下方法解决竞争问题: 采用完全的 forwarding 电路解决数据关联问题。 对于 Load use 类竞争采取阻塞一个周期 + Forwarding 的方法解决。 对于分支指令在 EX 阶段判断（提前判断也可以），在分支发生时刻取消 ID 和 IF 阶段的两条指令。 对于 J 类指令在 ID 阶段判断，并取消 IF 阶段指令。 分支和跳转指令做如下扩充：分支指令（ beq 、 bne 、 blez 、 bgtz 、 bltz) 和跳转指令 (j 、 jal 、 jr 、 jalr) 该处理器支持未定义指令异常和中断的处理 设计定时器外设，可以根据设定周期产生外部中断，通过该定时器触发

RISC-V作为一种开源精简指令集架构，自发布以来便得到了大量关注。设计了一种三级流水线的RISC-V处理器。其中，采用静态预测BTFN技术处理流水线执行中的分支情况，采用前向旁路传播技术解决数据冒险问题，同时，采用资源共享的办法，复用寄存器堆、加法器、选择器等模块，使设计面积得到一定的优化。在VCS和Verdi等EDA工具中，使用RV32I整数运算指令集对处理器进行了仿真测试，结果表明，所设计的处理器功能正确，达到预定目标。

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