React简单时间输入 一个简单的时间输入,以灵活的格式接受时间。 它支持12小时制和24小时制。 安装 npm install react-simple-time-input --save 用法 import React , { useState } from 'react' import SimpleTimeInput from 'react-simple-time-input' function MyComponent ( ) { const [ time , setTime ] = useState ( '14:00' ) const valueChanged = newValue => { setTime ( newValue ) alert ( `Time changed to ${ newValue } ` ) } return (
2023-02-27 17:58:29 299KB JavaScript
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实现了一个时钟计数器。h、min、sec和pm的输出为12小时制,AM时,pm输出为0,PM时,pm输出为1。load和init_*等信号用于加载时钟状态。12小时制显式时,小时的范围为1~12。
2022-02-14 09:48:30 67KB Clock FPGA SystemVerilog 12小时制
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基于89c51的设计仿真,文件里面有报告,有仿真图,有hex文件。
2021-12-24 23:42:36 169KB 数字时钟 时钟 24小时
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3.1 硬件方案 显示器采用6位LED数码管(共阳),可分别显示时间或日期; 显示器的驱动采用动态扫描电路形式,采用74LS244和晶体管来增加电路驱动能力; 通过复位按键实现电路复位;利用按键K0来调整时间或者日期;通过按键K1实现数码显示管闪动位的转移,也就是分、秒、时或者年、月、日的切换。 3.2 软件方案 计时 “时钟”基准时间由单片机内部定时T0中断来提供,定时时间应该乘以一个整数得到“秒”,且不宜太长或太短,最长不能超过16位定时器的最长定时时间,最短不能少于定时中断服务程序的执行时间。一般来说,基准时间越短,越有利于提高时钟运行的精确度。本实验采用方式1定时0.05ms,从而初始值为65536-50000=15536,即: MOV TL0,#0B0H MOV TH0,#3CH 为了对秒定时,需要用一个计数器(本实验用片内RAM的20H单元)对定时中断的次数进行计数(此处计数初始值为20,即是14H),从而可以实现“秒”定时,同理可以实现“分”、“时”、“日”、“月”和“年”定时。
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压缩包内包含三个文件,皆是经过quartus软件仿真验证无误的。其中clock_60为可启动/暂停、复位、进位的60进制计数器,clock_24为为可启动/暂停、复位、进位的24进制计数器,clock_day将前两个源码封装后的模块进行连接,即可得到24小时制的时、分、秒时钟,该时钟具有进位、复位、启动/暂停的功能。
2021-12-08 23:41:40 704KB Verilog HDL EDA
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protues仿真图、altium designer电子线路图以及各种元件说明 详细可参考https://blog.csdn.net/weixin_43348794/article/details/105979035
2021-05-26 17:22:01 3.02MB 嵌入式
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基于VHDL语言设计出数字钟,具有24小时数码管显示,整点报时,时间设置,闹钟设置,FPGA技术的层次化设计方法;闹钟模拟高低音发声;
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2021最新手账系列-时间饼24小时制.pdf
2021-05-04 14:02:23 38KB 手账
基于FPGA的时分秒实验 实现如下功能: 六个数码管显示,如22:49:25 (Quartus II 7.0 ) 部分代码: Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; --//======================================= entity hourmins is port(clk1000:IN STD_LOGIC;--时钟1000 RST:IN STD_LOGIC;--复位 DEL:buffer STD_LOGIC_VECTOR(2 DOWNTO 0);--位选 led7:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管 ); END hourmins; --//======================================= architecture behave of hourmins is ------------------------------------------------------- signal count_1s:integer range 0 to 59;--1S计数 signal secondhigh:integer range 0 to 5;--数码管显示十位 signal secondlow:integer range 0 to 9;--数码管显示个位 -------------------------------------------------------
2021-04-29 19:46:12 479KB FPGA 时分秒 24小时制
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