赛灵思xilinx VivadoHLS建模指导手册UG871及例程，欢迎大家下载，也欢迎大家交流

ISSCC_PPT_2020-06：赛灵思

HLS-LZ77 这是LZ77数据压缩算法的HLS实现的一个回购，LZ77数据压缩算法是第二个面向领域的定制计算冬季营（ 2021 Xilinx冬季营）的项目。 该项目正在开发中。 项目建议书 HLS-LZ77将使用Vivado HLS在Zynq-7000 FPGA上实现LZ77数据压缩算法。 该项目的实施将分为两个部分，即PS（处理系统）和PL（可编程逻辑）。 为了加快压缩进度，将在PL侧执行LZ77算法。 为了快速迭代，硬件开发需要使用HLS（高级综合）。 PS将负责人机交互。 该软件部分至少将在SDK中实现，其OS平台是独立的。 如果可能的话，软件也将在PetaLinux版本上实现。 PS和PL将通过AXI（高级可扩展接口）总线进行通信。 平台 ALinx AX7020 FPGA开发板（带有Zynq-7000系列XC7X020-2CLG400I） Vivado 2018

赛灵思 Kintex UltraScal 系列 XCKU040-2FFVA1156l 差不多资料下载，内包含有自己的笔记，做的记号（英汉翻译）。用于自己学习。

赛灵思ZC7020官方原理图，共16页

赛灵思公司(Xilinx, Inc. )日前宣布推出优化的完整数字前端(DFE)设计，帮助设计人员实现更快速、低成本3GPP LTE无线通信系统的开发。这是专门针对高性能3GPP LTE射频应用的业界款DFE设计。该设计不仅能够降低总功耗，同时其高可扩展能力还能够支持从大型多扇区宏单元(multi-sector macrocell)基站到超微型基站的多种应用。 　　赛灵思3GPP LTE设计支持基于业界应用广泛的高性能FPGA系列—Virtex-5 FPGA的全功能可编程开发平台。该LTE DFE平台包括：高度优化的数字上变频(DUC)、数字下变频(DDC)以及削峰(CFR)模块，从而共同构

ZYNQ核心板工程 6层PCB 双DDR颗粒 16G EMCC内存 PS-PL引脚端口全部引出 集成式DCDC转换器 AD工程

将MPSOC设备模拟为U盘，实现通过电脑访问U盘设备的读写。可以自行切换实现USB2.0与USB3.0设备的模拟。

时序约束可以成为设计人员最好的朋友，能帮助您快速完成设计。 为保证设计的成功，设计人员必须确保设计能在特定时限内完成指定任务。要 实现这个目的，我们可将时序约束应用于连线中——从某 FPGA 元件到 FPGA 内 部或 FPGA 所在 PCB 上后续元件输入的一条或多条路径。

高层次综合（HLS）是指自动综合最初用C、C++或SystemC语言描述的数字设计。工程师之所以对高层次综合如此感兴趣，不仅是因为它能让工程师在较高的抽象层面上工作，而且还因为它能方便地生成多种设计解决方案。利用HLS，您能探索各种可能性，分析面积和性能特点，最终确定一个方案在FPGA芯片上实现算法。