（2）设计试验步骤
（3）使用开关进行数据加载，完成补码加、减运算
（4）符号位运算采用双符号位，累加器应有清零控制
（5）通过指示灯观察运算结果，记录实验现象
2022-11-18 22:49:43
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自己写的源码输入，补码输出的4位加法器verilog，有状态机控制，通过Modelsim 和 Synplify 仿真。保证无误！
2021-08-12 20:50:39
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