内部含有大量代码，用于工业调试RS232转串口通信，状态机的实现，通过状态机进行接收数据，实现跳转，合理的调试设计下位机软件通信

、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。 2、实验仪器：PC机，操作系统为Windows2000/xp, Quartus II 5.1 设计平台，GW48系列SOPE/EDA实验开发系统。 3、实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例6-27描述的电路完成对序列数"11100101"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。

FSM(Finite State Machine)，无限状态机。一个状态机就是一个设备，具有有限的状态数量，在任何给定的时间根据输入和自己预先定好的状态转换规则，从一个状态跳转到另一个状态。一个有限状态机在同一时间只能处于某一个状态。

linux下实现状态机，利用多线程处理，直接make可以调试

状态机 使用 C++11 的简单状态机实现。 与 Visual Studio 2015、g++4.8 和 clang++3.4 兼容。 一个使用和文档的例子即将到来。

利用状态机实现对TLC5620 DAC控制的实验

实验一 7段数码显示译码器设计………………………………P3 实验二 8位硬件加法器设计……………………………………P7 实验三 7人投票表决器Verilog HDL设计……………………P11 实验四 巴克码信号发生器……………………………………P16 实验五 多功能数字钟设计……………………………………P22 实验六 状态机实现的ADC0809采样控制电路………………P29 实验总结与感悟 …………………………………………………P36 实验一 7段数码显示译码器设计 一、实验目的 （1）学习使用Verilog HDL语言设计简单组合逻辑电路。 （2）学习使用case语句来描述真值表。 二、实验设备与器材 GW-PK2 EDA实验箱一台。 三、实验内容及实验步骤 1.实验原理及内容 7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。 2.实验步骤 （1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。 （2）编译、综合、适配、下载，验证结果。 （3）进行功能仿真。 （4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。注意，在仿真中，4位输入都必须用总线方式给数据。 ………………………………………………………………………………………… 好用不贵，祝您用餐愉快~

序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例6-27描述的电路完成对序列数"11100101"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。

通过verilog实现按键防抖动设计，利用状态机实现该按键消抖操作，内附程序代码和仿真代码，可直接运行

a）以约 100KSPS 的采样率，连续对直流电压进行 AD 转换，将串行结果转换成并行， 显示在数码管上，测量三个以上电压点，分析 ADC 精度。 b）输入信号为 100Hz、幅度约 4.5V 的正极性正弦信号，用 SignalTap II 逻辑分析 仪分析转换结果。 c）实现单次 AD 转换：每按一次键，自动产生CS和一组时钟完成一次转换，将转换结 果显示在数码管上。