视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_TLC5620视频中工程代码 class17_T
2022-06-01 09:12:12
1.39MB
STC15W1K16S_LQFP44+TLC5620+lcd12864单片机开发板AD设计硬件原理图+PCB文件，2层板设计，大小为97*87mm，包括完整的原理图和PCB文件，可做为你的学习设计参考。
2022-02-25 09:05:47
5.86MB
本实验 我们 用 FPGA FPGAFPGA对开发板 上的 DA 芯片 TLCTLCTLC5620562056205620进行 控制 ，TLC5620TLC5620TLC5620TLC5620TLC5620TLC5620TLC5620是一个拥 有四路输出 有四路输出 数/模转换器 模转换器 。我们 通过四个按键分别控制 通过四个按键分别控制 通过四个按键分别控制 通过四个按键分别控制 通过四个按键分别控制 四路 输出的电平 变化，随着按键时间的增加对应通道电压值也会之上升。 变化，随着按键时间的增加对应通道电压值也会之上升。 变化，随着按键时间的增加对应通道电压值也会之上升。 同时 ，当按 键下时，我们会将 对应 通道电压值显示到数码管上，单位为 MV 。
2021-10-25 20:34:45
768KB
1
Cyclone2 FPGA读写DAC_TLC5620实验Verilog逻辑源码Quartus工程文件
module DA_TLC5620 (
//input
input sys_clk , //system clock;
input sys_rst_n , //system reset, low is active;
//output
output reg DA_IO_CLK ,
output reg DA_LOAD ,
output reg DA_LDAC ,
output reg DA_OUT_DATA ,
output reg [7:0] LED
);
//Reg define
reg [6:0] div_cnt ;
reg da_clk ;
reg [4:0] ctrl_cnt ;
reg [15:0] delay_cnt ;
reg [ 7:0] analog_data ;
//Wire define
//************************************************************************************
//** Main Program
//**
//************************************************************************************
// counter used for div osc clk to da ctrl clk 50M/64 = 0.78Mhz
always @(posedge sys_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0)
div_cnt <= 6'b0;
else
div_cnt <= div_cnt + 6'b1;
end
//gen da_clk
always @(posedge sys_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0)
da_clk <= 1'b0 ;
else if ( div_cnt <= 6'd31 )
da_clk <= 1'b1 ;
else
da_clk <= 1'b0 ;
end
// da ctrl signal gen
// ctrl_cnt 0 - 32 is for da ctrl
always @(posedge da_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0)
ctrl_cnt <= 5'b0;
else
ctrl_cnt <= ctrl_cnt + 5'b1;
end
always @(posedge da_clk or negedge sys_rst_n) begin
if (sys_rst_n ==1'b0)
DA_IO_CLK <= 1'b0;
else if ( ctrl_cnt == 5'd6 || ctrl_cnt == 5'd8 || ctrl_cnt == 5'd10
|| ctrl_cnt == 5'd12 || ctrl_cnt == 5'd14 || ctrl_cnt == 5'd16
|| ctrl_cnt == 5'd18 || ctrl_cnt == 5'd20 || ctrl_cnt == 5'd22
|| ctrl_
2021-09-02 14:08:54
1.48MB