针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系，实现数据的高速正确传输，总线数据传输速率能够达到1.09 GB/s。
2022-07-25 16:03:14
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FPGA时序设计的Viso形状库，可以简单方便的画出时序图，得到很好地时序分析
2021-09-28 17:04:26
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根据线阵CCD图像传感器TCD1501D的驱动时序要求，使用CPLD芯片EPM7128LC84-15设计了其驱动时序电路，并在相应的软件上进行了仿真。同时，在相应的硬件电路上实现了驱动波形并在示波器上加以验证。该方法有集成度高、调试方便等优点。
2021-06-06 15:41:38
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针对八通道采样器AD9252的高速串行数据接口的特点，提出了一种基于FPGA时序约束 的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据，利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求，实现并行数据的正确输出。最后通过功能测试和时序测试，验证了设计的正确性。此方法可适用于高端和低端FPGA，提高了系统设计的灵活性，降低了系统的成本。
2021-04-23 17:24:08
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FPGA时序设计的Visio形状库。visio上花时序图的组建，从visio上打开模具打开，很全很好用。
2020-02-13 03:10:48
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2020-01-03 11:44:01
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