这段时间学习IC设计，学到了STA静态时序分析，观看了邸老师的STA课程，感觉讲的很不错，顺便记了笔记，分享出来供大家交流学习。 课程中有关TCL的笔记我没写，主要是前段时间写了两篇详细介绍TCL语言的文章，所以只记了Synopsys TCL的相关笔记。详情请看： EDA05–TCL脚本语言（一）: link EDA05–TCL脚本语言（二）: link 首先交代一下前文： 至此我在前面已经介绍了Linux操作系统、TCL脚本语言、VCS仿真、DC逻辑综合，数字芯片前端的主要工作就完成了，接下来就是后端，后端包括PT、formality、ICC。这里再次回顾一下数字芯片设计的流程。因为到这里我对于数字设计流程有了更加深刻的认识。 ———————————————— 版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 原文链接：https://blog.csdn.net/one11070910/article/details/1

## 一、项目背景 本项目所用数据集包含了一个家庭6个月的用电数据，收集于2007年1月至2007年6月。这些数据包括有功功率、无功功率、电压、电流强度、分项计量1（厨房）、分项计量2（洗衣房）和分项计量3（电热水器和空调）等信息。 ## 二、数据说明 该数据集共收集了一个月内的`260640条`数据，共`9个`字段。 本项目通过分析家庭用电数据，运用时序分析的方法，旨在深入理解和预测家庭电力消费模式。项目所用数据集涵盖了2007年1月至2007年6月期间一个家庭的电力消耗情况，为研究者提供了长达六个月的详细电力使用记录。这一时间跨度覆盖了不同季节，为季节性电力消费模式的分析提供了丰富信息。数据集包含了有功功率、无功功率、电压、电流强度等多个维度的信息，这些数据对于分析家庭电力使用的特点和模式至关重要。 项目从一个家庭的电力消费出发，但其成果对于更大范围的家庭乃至整个社区的电力需求预测同样具有参考价值。通过对有功功率和无功功率的分析，可以了解家庭在电力系统中所消耗的真实能量和视在能量。电压和电流强度的记录有助于分析家庭电网的稳定性和安全性问题。而分项计量数据，包括厨房、洗衣房以及电热水器和空调的用电情况，使得对家庭内部不同电力消费部分的分析成为可能，这对于优化家庭用电效率和制定节能策略具有实际意义。 在分析方法上，项目采用了时序分析技术。时序分析是指对按照时间顺序排列的数据进行统计分析的方法，这类方法在处理时间序列数据时特别有效。通过时序分析，研究人员可以识别数据中的趋势、季节性模式、周期性规律等，这些对于预测未来的电力需求、调整电力供应策略具有重要意义。 本项目的分析过程可能涉及到了多种数据分析技术。首先是数据预处理，包括数据清洗、数据归一化等，以确保分析的准确性。接下来可能是时间序列的平稳性检验，非平稳时间序列通常需要通过差分等方法转换为平稳序列。在此基础上，应用各种时序模型，如ARIMA模型、季节性分解的时间序列预测模型（STL），以及利用机器学习算法来提高预测精度。项目中可能还包括了特征工程，通过创建新特征或变换现有特征来增强模型的预测能力。 该项目还可能涉及到一些编程和软件工具的使用，尤其是Python编程语言。Python在数据分析领域广泛应用，支持多种数据分析库，如Pandas、NumPy和Matplotlib等，这些工具对于数据处理和可视化提供了极大的便利。此外，Python的机器学习库，如scikit-learn、TensorFlow或Keras，可能也被用于构建预测模型。 本项目不仅为家庭电力消费研究提供了详细的案例分析，而且在数据处理、时序分析以及预测模型构建方面，提供了宝贵的经验和参考。对于电力公司、政策制定者以及希望提高能源效率的家庭，本项目的研究成果具有较高的应用价值。

FPGA——reg2reg路径的时序分析 FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种基于门阵列的可编程逻辑器件，广泛应用于数字电路设计和开发中。reg2reg路径的时序分析是FPGA设计中一个非常重要的方面，因为它直接影响着系统的时序性能和可靠性。 在reg2reg路径的时序分析中，我们需要了解数据路径（data path）和时钟路径（clock path）的概念。数据路径是指数据在整个传输起点到传输终点所走过的路径，而时钟路径则是指时钟从源端到达各个寄存器输入端的路径。 在时序分析中，我们需要考虑两种路径：数据到达路径（data arrival path）和数据所需路径（data required path）。数据到达路径是指数据在两个寄存器间传输的实际所需时间，而数据所需路径则是指为了确保稳定、可靠且有效的传输，数据在两个寄存器间传输的理论所需时间。 在reg2reg路径的时序分析中，我们需要了解setup relationship和hold relationship及其与launch edge和latch edge之间的关系。Setup relationship是指在正常情况下，两个相邻的寄存器，后一级寄存器每次锁存的数据应该是前一级寄存器上一个时钟周期锁存过的数据。Hold relationship则是指保持时间，即后一级寄存器的保持时间很可能遭到上一级寄存器同一个时钟周期所传输数据的“侵犯”。 在时序分析中，我们可以得到比较理想的reg2reg传输的建立时间和保持时间余量（slack）计算公式： 建立时间余量的计算公式：Setup time slack = Data Required Time – Data Arrival Time 保持时间余量的计算公式：Hold time slack = Data Arrival Time – Data Required Time 这些公式的应用可以帮助我们更好地理解和优化FPGA设计的时序性能，从而提高系统的可靠性和稳定性。 在实际应用中，reg2reg路径的时序分析可以应用于各种数字电路设计和开发，例如数字信号处理、数字控制系统、计算机网络等领域。同时，这种分析方法也可以应用于其他类型的数字电路设计和开发中，例如ASIC设计、SoC设计等。 reg2reg路径的时序分析是FPGA设计中一个非常重要的方面，通过了解数据路径、时钟路径、setup relationship和hold relationship等概念，我们可以更好地理解和优化FPGA设计的时序性能，从而提高系统的可靠性和稳定性。

包含有FPGA的基本教程，还包含有主流的两家FPGA厂商的IDE使用教程。 压缩包内包含有五个文件：《FPGA高级时序综合教程》《FPGA那些事儿--TimeQuest静态时序分析REV7.0》《FPGA时序约束方法》《ise教程》《qts_qii5v3》

Hart总线协议简介，是底层开发者必备材料，尤其是采用FPGA实现该协议数据传输。

SDC术语

一点心得 1 驱动信号的质量将直接影响CCD的输出信号质量，因此一定要用signaltap、示波器等工具反复确认驱动时序是否正确；同时如果图像质量不好，也要考虑是不是转移时序之间的相位关系不符合要求。 在编写程序的过程中，要考虑到常用的如“if else”语句带来的一定的延迟，这个延迟在边界处很容易影响程序运行的结果，一定要特别注意。

以往传统的链路预测方法大多数针对无向网络，而实际上大多数社交网络是有向的，并且没有考虑网络中同一节点对之间的重复边以及微观演化信息，因此不能较好地解决有向动态网络中的链路预测问题。针对有向网络，将节点对之间的重复边信息转换为该节点对之间连边的权值；接着采用了基于三元组模体的演化模型，对滑动窗口中相邻时间片的模体转换概率进行统计后，采用指数加权滑动平均法对其进行时序分析得到不同模体转换概率的预测矩阵，进而使用该矩阵对网络中的链边进行预测。这不仅充分利用了网络微观演化信息，而且解决了动态网络中重复边的问题。最后对实验结果进行分析发现，在高全局聚类系数高平均度的网络中AUC相比Triad Transition Matrix方法提高了近0.01，而相比CN方法提高更多。因此，所提方法能够较好地应用网络微观演化信息进行链路预测。

UTMI+ Low Pin Interface (ULPI) 接口文档，指导调试硬件USB接口，传输时序图很清晰明了，可以用于调试单片机和USB3300或FPGA和USB3300，等使用ULPI接口的芯片

ARMA模型时间序列分析法简称为时序分析法，是一种利用参数模型对有序随机振动响应数据进行处理，从而进行模态参数识别的方法。参数模型包括AR自回归模型、MA滑动平均模型和ARMA自回归滑动平均模型