摘要：本文介绍使用Cypress的PSoC3 UDB实现对异步SRAM的读写控制，并以CY7C1069AV33 SRAM为例介绍其软硬件设计过程。 　　1, 概述 　　Cypress PSoC3使用基于单循环流水线的高性能8051内核 （67MHz/33MIPS），提供业界广泛采用的5.5V至0.5V电压范围和低至200nA的休眠电流，可以满足极低功耗的应用场合。PSoC3的高性能模拟子系统和数字系统都拥有可编程通路，允许将任何模拟或数字信号（包括可编程时钟）分配到任何通用I/O引脚，这为使用者提供了真正的"系统级"可编程能力。 　　PSoC3中SRAM的容量为12KB（3个4KB块），

This document describes Altera TimeQuest timing constraints and analysis for synchronous and asynchronous interfaces， Including a sample project.

异步SRAM是128K×8位结构的1M位SRAM，我们以CY62l28为例进行说明。引脚配置如图所示，这是非常标准的配置，在其他生产商的许多产品中都能见到这种配置。在自制的SRAM主板上就使用了现成的ISSI引脚兼容产品。 　　图 CY62128的引脚配置 　　异步SRAM的各个引脚所表示的意思如下所述。各个控制输人与操作状态的关系如表所示。 　　表 SRAM的控制输入与操作 　　1.  A0～A16（地址） 　　用于指定希望访问的地址。由于是以128K×8位的结构作为对象的，所以地址线具有17根。SRAM不是通过特殊的存储器写人器写入的，而且对于地址也没有类似DRAM的刷新功

异步SRAM控制器的Verilog，对于初学者很有帮助

* Module Name: idt71v416s10 * Description: 256Kx16 10ns Asynchronous Static RAM * Notes: This model is believed to be functionally accurate. 适用于ISSI的 IW6151216系列异步SRAM