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基于FPGA的高速串并_
并串转换器
设计
在数字通信系统的数据传输中 , 多数通信数据为串行方式, 而大多数处理器要求数据以并行方式存储和处理,所以经常需要将串行传输的数据变换成并行传输, 或者将并行传输的数据变换成串行传输, 这时就需要串并/
并串转换器
。 在此介绍了串并/
并串转换器
基本原理, 并通过 Quartus Ⅱ 仿真平台进行仿真验证, 最后下载到 FPGA 芯片 EP1K30QC208⁃2实现了串并/
并串转换器
的设计, 仿真及实验结果表明采用此设计方案是可行的
2023-04-19 09:29:12
1.38MB
FPGA
串并转换
1
74hc595驱动 并串转换模块 状态机
可以驱动两篇hc595级联的并串转换模块。用来数码管显示。并且支持逗号单独控制。使用VHDL并采用状态机编写。有说明。易懂。
2021-11-27 20:42:21
4KB
74hc595驱动
并串转换器
VHDL
状态机
1
并串转换器
+曼彻斯特编码器的设计,基于FPGA
并串转换器
+曼彻斯特编码器的设计,基于FPGA
2021-08-08 19:05:59
533KB
并串转换器
曼彻斯特编码器
并串转换器
+曼彻斯特编码器的设计,基于FPGA
并串转换器
+曼彻斯特编码器的设计,基于FPGA
2021-07-12 13:05:06
530KB
曼彻斯特编码器
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