时序逻辑电路实验:两位16进制加减可逆计数器工程包 包含VHDL源码、引脚配置等所有工程文件,完美测试
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老师布置的作业,通过一段时间的学习,自己写的模16加减可逆计数器,看到很多人是直接写的,这里给一个用有限状态机写的,希望对大家有所帮助。
2021-10-14 09:05:45 130KB FPGA Verilog HDL
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