本电路实现了同步五进制减法计数器的功能: 电路能准确地按照五进制减法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.

用T触发器构成的同步2进制减法计数器实验电路multisim源文件，multisim10及以上版本可以正常打开仿真，是教材上的电路，可以直接仿真，方便大家学习。

1、了解数字系统设计方法 2、熟悉VHDL语言及其仿真环境、下载方法 3、熟悉Multisim环境 4、设计实现四位二进制减法计数器（缺0000 0001 0010） 工作计划与进度安排: 第一周 熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 在QuartusⅡ环境中用VHDL语言实现四位二进制减法器（缺0000 0001 0010），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制减法计数器（缺0000 0001 0010），并通过虚拟仪器验证其正确性。

数字电子技术课程设计。数电课程设计-四位二进制减法计数器目录：一.课程设目的 1 二.课设题目实现框图 1 2 三.实现过程 1 3 1.VHDL 1 13 1.1建立工程 1 13 1.2VHDL源程序 6 3 1.3编译及仿真过程 8 3 1.4引脚锁定及下载 11 3 1.5仿真结果分析 11 3 2.电路设计 12 5 2.1设计原理 12 3 2.2基于Multisim的设计电路图 14 3 2.3逻辑分析仪显示的波形 15 3 2.4仿结果分析 15 3 四.设计体会 16 9 五.参考文献 17 22

通过课程设计锻炼动手能力和思维能力检测实际操作能力以及所学知识。 增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。扩展知识面。使自己对所学知识有一个总括的把握。

同步十位减法计数器Cyclone4E FPGA设计Verilog逻辑源码Quartus工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module cnt_jf(clk,rst,q); input clk; //输入时钟 input rst; //输入复位信号，高电平有效 output[3:0] q; //输出计数端 reg[3:0] q; //输出计数端寄存器 always@(posedge clk) //时钟上升沿触发 begin if(rst) //判断rst是否有效 begin q<=0; //q清零 end else if(q==4'b0000) //q是否等于0 begin q<=4'b1001; //q置9 end else begin q<=q-4'b1; //q自减1

大三那年学习了EDA这门课程，现在想想还真挺有意思的，把当初自己写过的东西拿出来分享一下……

使用VHDL实现10进制减法计数器，有以下功能： （1）开发平台为ISE14.7 （2）代码已例化，分为顶层文件和三个模块：分频器、计数器、数码管。 （3）计数器具有清零和置数的功能。