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数字逻辑课程设计(数字钟 三人表决器
“101”序列检测器
)
本人设计一个数字时钟,主要用来实现00~59的秒、分六十进制计数器, 00~23的小时二十四进制计数器,整点报时,置数,清零以及数码管显示等功能。 本人设计一个运算单元,主要用来实现三人多数表决,当三个人中通过的人数比不通过的人数多时,则通过,反之,你不通过。 本人设计一个状态机,主要用来检测所输入的序列中是否有“101”序列,设置不同的状态,输入不同的信号,从而得出次态和输出。
2021-04-23 16:36:57
212KB
数字钟
三人表决器
“101”序列检测器
1
101序列检测器verilog语言
序列检测器语言,verilog 数字逻辑方面的
2020-01-03 11:22:12
14KB
序列检测器
1
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