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Verilog写的浮点除法器
Verilog写的浮点除法器
上传者:
xsx669
|
上传时间: 2019-12-21 22:05:30
|
文件大小: 67KB
|
文件类型: rar
Verilog
浮点除法器
用Verilog写的浮点除法器,作为初学者的参考文件!
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[{"title":"( 1 个子文件 67KB ) Verilog写的浮点除法器","children":[{"title":"Verilog float mutiplier.docx <span style='color:#111;'> 70.95KB </span>","children":null,"spread":false}],"spread":true}]
评论信息
Nowhere07 :
标题除法器,内容乘法器呵呵
2017-04-24
jnu1214 :
代码好乱,也没啥说明,没啥用,还是谢谢分享吧
2016-06-06
ld1954218 :
不错 、内容详尽
2015-03-23
dotafengvs :
感觉用处不大
2014-07-01
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