带同步复位的D触发器-Verilog超详细教程

上传者: 42200829 | 上传时间: 2021-10-27 23:21:01 | 文件大小: 660KB | 文件类型: -
带同步复位的D触发器 primitive U_ff_p_cl( q, d, clk, cl); input d, clk, cl; output q; reg q; table // d clk cl :q :q+ 1 1 r 1 :? : 1; // clock 1 0 r ? :? : 0; // clock 0 ? r 0 :? : 0; // reset ? p 0 :0 : -; // reducing pessimism 1 p 1 :1 : -; 0 p ? :0 : -; ? n ? :? : -; // ignore falling clk * ? ? :? : -; // ignore changes on d ? ? * :? : -; // ignore changes on clk endtable endprimitive

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