openofdm:802.11 OFDM解码器的可合成的模块化Verilog实现-源码

开放OFDM 该项目包含 802.11 OFDM PHY 解码器的 Verilog 实现。 特点是： 完全可合成（在Ettus Research USRP N210平台上测试） 完全支持传统 802.11a/g 支持 802.11n for MCS 0 - 7 @ 20 MHz 带宽 使用包含的 Python 解码器进行交叉验证 模块化设计，易于修改和扩展 请参阅完整文档。 环境设置 该项目具有以下依赖项： ：用于编译 Verilog 文件和模拟。 ：用于波形可视化。 输入和输出 简而言之，顶级dot11 Verilog 模块以 32 位 I/Q 样本（每个 16 位）作为输入，并在 802.11 数据包中输出解码字节。 采样率为 20 MSPS，时钟频率为 100 MHz。 这意味着该模块每 5 个时钟滴答需要一对 I/Q 样本。 执照 常见问题 问：是否需要更改主机驱动