FastMultiplier:使用 verilog 的快速乘法器实现-源码

Verilog

关于这个代表是一个modelsim 10.2c项目，该项目是一个快速乘法器电路的Verilog实现。细节：使用booth-radix 4算法生成部分乘积使用基于 CSA 的 Wallace-tree-like 树来压缩部分乘积进位超前加法器进行最终压缩。压缩树的描述可以在 doc/CompressTreeDesign 目录中找到。

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