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上传时间: 2022-11-23 14:24:20
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文件大小: 719KB
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文件类型: PDF
7.4 上电过程建议
1. VLOGIC振幅必须≤VDD振幅
2. VDD上升时间(TVDDR)为实际值的 10%到 90%之间
3. VDD上升时间(TVDDR)≤100ms
4. VLOGIC上升时间(TVLGR)为实际值的 10%到 90%之间
5. VLOGIC上升时间(TVLGR)≤3ms
6. TVLG-VDD为从 VDD上升沿到 VLOGIC上升沿的时间
7. VDD和 VLOGIC必须是单调边沿
7.5 系统结构图