基于FPGA的数字钟设计报告
EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QuartusII软件进行电路波形仿真，下载到EDA实验箱进行验证。该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。
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评论信息
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laviequev :还可以，文字略少2013-06-17 -
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laviequev :还可以，文字略少2013-06-17
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tracytsen :很多图整死我想要的，非常好2013-06-04
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溪流扬 :很多图整死我想要的，非常好2013-06-04
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linjm21 :毕业设计值得借鉴。内容齐全，图表清晰2013-03-19
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linjm21 :毕业设计值得借鉴。内容齐全，图表清晰2013-03-19
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