当开关转换状态的时候会有一个反应延迟的问题

FPGA Verilog HDL

案例中设计的消抖有一个缺陷，当开关转换状态的时候会有一个反应延迟的问题。替代方案要实现在转换的第一个边沿即作出反应，在等待一个很小的时间段后（至少 20ms）和输入信号进行计算。替换方案要求当由输入信号由 0 0 变为 1 1 时时，有限状态机立即作出反应并根据 20ms 时间内的输入消除抖动，在这个过程之后系统开始检查输入信号的下降沿。根据案例中的设计步骤设计一个替代方案。 1. 根据电路画出状态图和 ASM 图。 2. 写出 HDL 代码。 3. 依据状态图和 ASM 图写出 HDL 代码。 4. 写出 testbench 并对代码仿真验证。 5. 将代替方案替换原来的消抖电路并验证。

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