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log2and10.sv
log2and10.sv
上传者:
16923717
|
上传时间: 2020-03-04 03:08:23
|
文件大小: 7KB
|
文件类型: sv
FPGA
对数
Verilog
log2
FPGA实现对数log2和10*log10,32bit无符号数输入,10bit输出(高7bit为整数部分,低3bit为小数部分)。 博客地址:https://blog.csdn.net/qq_16923717/article/details/99679548, 这里可以看到算法
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