组合逻辑控制器vhdl设计

vhdl 组合逻辑控制器，源代码

设计一个简单的微处理器，整个设计分成控制器和数据通路，执行简单的直接寻址指令操作，指令包含Load--把主存内容读入ACC；Store--把ACC内容存入主存；Add--主存内容与ACC相加；Sub--主存内容与ACC相减；Sand--主存内容与ACC相减；Sor--主存内容与ACC相减；Bne:转移。为了简化微处理器的设计，假定只有一条总线，且总线和所有数据通路组件的宽度都是8位。由于单总线可能会被许多不同的组件驱动，每个组件需要使用三态缓冲器一确保在任一时刻仅有一个组件将有效数据送至总线上。用一个时钟驱动所有时序块，来保证设计完全同步。

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评论信息

linarian :

思路很好，有鉴戒意义
2014-03-25
bobbyweii :

整个设计分成控制器和数据通路,不错！
2012-03-19

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